问verilog:阻塞和非阻塞赋值的顺序问题？

jiamusi

假如有两个always块a,b，其敏感信号一样
在a中使用非阻塞赋值"<="
在b中使用阻塞赋值"="
那么每次敏感信号来后，是不是总是b块中赋值语句先执行，然后才是a中的赋值语句执行

就比如下面的程序段：
always(posedge clock)
begin
.....
i<=i+1;
......
end
always(posedge clock)
begin
......
case(i)
0:a=i;
1:a=i+1;
...
endcase
end
假如clock上升沿来前，i是0，那么进入always块后，在第2个块里的case语句中判断时
i是1还是0？仿真看来是i=0
是不是同样敏感信号下，always块中阻塞赋值和非阻塞赋值同时存在时，都是阻塞赋值先执行完，再轮到非阻塞赋值？（时序如果不是这样，我又得改程序了）
刚开始接触veilog，实在太菜，这个问题总是不明白，希望谁能详细解释一下，谢谢了

tayi

在第二个always块里，i的值是没有改变之前的，这与赋值形式没有关系。可以这样，你把第二个always块里的＝换成<=，然后把两个always块合到一起，就明白了。

ruiya

其实只要遵循这样的原则:时序电路用<=,组合电路用=
就对了.