问一个关于VERILOG模块化设计的问题。

ruiya · 发表于 2019-12-4 09:18:51

在模块化设计中，是不是各模块都写在同一个。V文件中，只要顶层模块调用各模块便可？

正扽 · 发表于 2019-12-4 09:19:18

不是这样的，如果模块很小可以这样做，一般要写多个.v

ruiya · 发表于 2019-12-4 09:19:55

那编译，综合时，是不是分别对每一个编译综合？
还有没有其他的方法呢？
(抱谦，我是这方面的菜鸟，问的问题都比较的菜)

正扽 · 发表于 2019-12-4 09:20:25

综合一般分为top down 和bottom up
top down 是所有模块整个综合。（性能更好）
bottom up 是分模块综合（用于大型设计）
做fpga一般采用top down方式

ruiya · 发表于 2019-12-4 09:21:06

大致理解了多谢

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