Arria V alt_lvds + external altera_pll + fitter problem

嘉豪

最近在做FPGA+DAC项目，需要采用高速差分接口，在编译时遇到如下问题：
  采用了8对差分对输出数据，其中5对约束在了一个bank，另外3对约束在了另外一个bank，编译时，如果没有另一个bank的差分对时，Fitter可以过，加上后就报图中的错误

嘉豪

目前自己怀疑问题很大概率出现在不同的bank出现在对角象限中，而这种分布很可能是不允许利用同一个PLL驱动，但是Arria v手册并未明确该问题，而在stratix则说的很明确。

腾云

应该是这个问题。