关于DC综合软件问题

reyi

在DC201603sp1版本中，选中对应的网表和库后，执行compile design完，显示一片空白，如果用DC200809的版本，则无此问题，请问这可能是什么原因啊？执行前的信息：

  
执行后的信息：

易德乐

log是什么

reyi

易德乐 发表于 2019-10-31 17:42
log是什么

日志中没有看到任何异常告警啊：
read_file -format verilog {/home/vectorli/project/dc/lock/lock.v}
Loading db file '/home/vectorli/project/dc/lock/tt_1v8_25c.db'
Loading db file '/eda/synopsys/dc/syn1806sp1/libraries/syn/gtech.db'
Loading db file '/eda/synopsys/dc/syn1806sp1/libraries/syn/standard.sldb'
  Loading link library 'tt_1v8_25c'
  Loading link library 'gtech'
Loading verilog file '/home/vectorli/project/dc/lock/lock.v'
Detecting input file type automatically (-rtl or -netlist).
Reading with Presto HDL Compiler (equivalent to -rtl option).
Running PRESTO HDLC
Compiling source file /home/vectorli/project/dc/lock/lock.v


Inferred memory devices in process
        in routine Lock line 30 in file
                '/home/vectorli/project/dc/lock/lock.v'.
===============================================================================
|    Register Name    |   Type    | Width | Bus | MB | AR | AS | SR | SS | ST |
===============================================================================
|      clk1_reg       | Flip-flop |   1   |  N  | N  | N  | N  | N  | N  | N  |
|     timer1_reg      | Flip-flop |   8   |  Y  | N  | N  | N  | N  | N  | N  |
===============================================================================


Inferred memory devices in process
        in routine Lock line 37 in file
                '/home/vectorli/project/dc/lock/lock.v'.
===============================================================================
|    Register Name    |   Type    | Width | Bus | MB | AR | AS | SR | SS | ST |
===============================================================================
|    charge_on_reg    | Flip-flop |   1   |  N  | N  | N  | N  | N  | N  | N  |
|      timer_reg      | Flip-flop |  16   |  Y  | N  | N  | N  | N  | N  | N  |
|     unlock_reg      | Flip-flop |   1   |  N  | N  | N  | N  | N  | N  | N  |
===============================================================================


Inferred memory devices in process
        in routine Lock line 67 in file
                '/home/vectorli/project/dc/lock/lock.v'.
===============================================================================
|    Register Name    |   Type    | Width | Bus | MB | AR | AS | SR | SS | ST |
===============================================================================
|     finish_reg      | Flip-flop |   1   |  N  | N  | N  | N  | N  | N  | N  |
|    unlock_1_reg     | Flip-flop |   1   |  N  | N  | N  | N  | N  | N  | N  |
|    unlock_2_reg     | Flip-flop |   1   |  N  | N  | N  | N  | N  | N  | N  |
===============================================================================
Presto compilation completed successfully.
Current design is now '/home/vectorli/project/dc/lock/Lock.dbock'
Loaded 1 design.
Current design is 'Lock'.
dc_shell> Current design is 'Lock'.
compile -exact_map
Information: Evaluating DesignWare library utilization. (UISN-27)


============================================================================
| DesignWare Building Block Library  |         Version         | Available |
============================================================================
| Basic DW Building Blocks           | O-2018.06-DWBB_201806.1 |     *     |
| Licensed DW Building Blocks        |                         |           |
============================================================================




Information: There are 5 potential problems in your design. Please run 'check_design' for more information. (LINT-99)






  Beginning Pass 1 Mapping
  ------------------------
  Processing 'Lock'


  Updating timing information
Information: Updating design information... (UID-85)
Information: Design 'Lock' has no optimization constraints set. (OPT-108)


  Beginning Implementation Selection
  ----------------------------------
  Processing 'Lock_DW01_inc_0'
  Processing 'Lock_DW01_cmp2_0'
  Processing 'Lock_DW01_inc_1'
  Processing 'Lock_DW01_cmp2_1'
  Processing 'Lock_DW01_add_0'
  Processing 'Lock_DW01_add_1'
  Processing 'Lock_DW01_cmp2_2'
  Processing 'Lock_DW01_add_2'
  Processing 'Lock_DW01_cmp2_3'


  Beginning Mapping Optimizations  (Medium effort)
  -------------------------------
  Structuring 'Lock'
  Mapping 'Lock'


                                  TOTAL                                      
   ELAPSED            WORST NEG   SETUP    DESIGN                           
    TIME      AREA      SLACK     COST    RULE COST         ENDPOINT         
  --------- --------- --------- --------- --------- -------------------------
    0:00:02    8971.8      0.00       0.0       0.0                          
    0:00:02    8971.8      0.00       0.0       0.0                          
    0:00:02    8971.8      0.00       0.0       0.0                          
    0:00:02    8971.8      0.00       0.0       0.0                          
    0:00:02    8971.8      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          






  Beginning Delay Optimization Phase
  ----------------------------------


                                  TOTAL                                      
   ELAPSED            WORST NEG   SETUP    DESIGN                           
    TIME      AREA      SLACK     COST    RULE COST         ENDPOINT         
  --------- --------- --------- --------- --------- -------------------------
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          




  Beginning Area-Recovery Phase  (cleanup)
  -----------------------------


                                  TOTAL                                      
   ELAPSED            WORST NEG   SETUP    DESIGN                           
    TIME      AREA      SLACK     COST    RULE COST         ENDPOINT         
  --------- --------- --------- --------- --------- -------------------------
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5319.0      0.00       0.0       0.0                          
    0:00:02    5259.7      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
    0:00:02    5220.2      0.00       0.0       0.0                          
Loading db file '/home/vectorli/project/dc/lock/tt_1v8_25c.db'




Note: Symbol # after min delay cost means estimated hold TNS across all active scenarios




  Optimization Complete
  ---------------------
1
Current design is 'Lock'.
dc_shell>

kuoli

把symbol lib加上

reyi

kuoli 发表于 2019-10-31 17:46
把symbol lib加上

加上也是一样的。不过在执行完compile design后，再执行complie ultra，就又恢复正常了。

mujij

直接complie ultra不好吗