求助，Qsys创建好PCIe后怎样传输数据

jiayou

板子插入PC机已经可以检测到，用winDriver配置驱动也可以正常读写BAR0，但是在FPGA里Qsys只看到以下这些接口，读了手册，除了一些配置接口外就是Simulation接口了，那么该如何将自己的缓存应用数据写入BAR？
module c4gx_qsys (

                input  wire        pcie_hard_ip_0_cal_blk_clk_clk,                            //.cal_blk_clk.
                output wire        pcie_hard_ip_0_clocks_sim_clk250_export,           // .clk250_export
                output wire        pcie_hard_ip_0_clocks_sim_clk500_export,           //.clk500_export
                output wire        pcie_hard_ip_0_clocks_sim_clk125_export,           //.clk125_export
                input  wire        pcie_hard_ip_0_fixedclk_clk,                                 //.fixedclk
                input  wire        pcie_hard_ip_0_pcie_rstn_export,                         //.pcie_rstn
                input  wire        pcie_hard_ip_0_reconfig_busy_busy_altgxb_reconfig,  // .busy_altgxb_reconfig
                output wire [4:0]  pcie_hard_ip_0_reconfig_fromgxb_0_data,             // .reconfig_fromgxb_data
                input  wire        pcie_hard_ip_0_reconfig_gxbclk_clk,                          //.reconfig_gxbclk_clk
                input  wire [3:0]  pcie_hard_ip_0_reconfig_togxb_data,                      // .reconfig_togxb_data
                input  wire        pcie_hard_ip_0_refclk_export,                                   //.refclk
                input  wire        pcie_hard_ip_0_rx_in_rx_datAIn_0,                            //.rx_datain_0
                input  wire        pcie_hard_ip_0_rx_in_rx_datain_1,                            //.rx_datain_1
                input  wire        pcie_hard_ip_0_rx_in_rx_datain_2,                            //.rx_datain_2
                input  wire        pcie_hard_ip_0_rx_in_rx_datain_3,                            //.rx_datain_3
                input  wire [39:0] pcie_hard_ip_0_test_in_test_in,                              // .test_in
                output wire [8:0]  pcie_hard_ip_0_test_out_test_out,                          //.test_out
                output wire        pcie_hard_ip_0_tx_out_tx_dataout_0,                        //.tx_dataout_0
                output wire        pcie_hard_ip_0_tx_out_tx_dataout_1,                        //.tx_dataout_1
                output wire        pcie_hard_ip_0_tx_out_tx_dataout_2,                        //.tx_dataout_2
                output wire        pcie_hard_ip_0_tx_out_tx_dataout_3                         //.tx_dataout_3
        );