用altera DDR2 IP进行DDR2读写

koud

现在初始化ok了，但是local端的各信号时序还是搞不清楚要求，文档讲的不详细，而且跟实际的IP信号又有出入，现在头都大了。哪位大神能共享点verilog例程最好了。
我的应用读写两端各接了一个双时钟FIFO，已经连成环路验证过写入再读出是ok的。现在要在中间插入DDR2，怎么控制它的读写完全没有头绪。。。

另外，quartus 13的DDR2 IP有问题，初始化不成功，改用9.1的IP就成功了