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[咨询求助] cadence verilog 导入总是不成功,是不是设置问题呀?

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发表于 2018-10-1 15:58:46 | 显示全部楼层 |阅读模式
就是想把verilog转成functional以及生成symbol,但导入后总提示“+w 26 Library(sample) not initialised in the database”,这到底是怎么回事呀
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发表于 2019-12-5 09:41:46 | 显示全部楼层

ref lib中去掉sample库试试呢?
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发表于 2019-12-5 09:42:09 | 显示全部楼层

你好,请问您这问题解决了吗?我也有这个问题,能生成symbol,但仿真不了,这是什么原因。
ERROR: Netlister: unable to descend into any of the views defined in the view list: "spectre cmos_sch cmos.sch schematic veriloga ahdl" for instance I4 in cell yyf.
ERROR (OSSHNL): Error(s) found during netlisting. The netlist may be corrupt
or may not be produced at all.

还望指教!!
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