EDA十分频计数器

鑫玺

module shifenpin(clk_out,clk_in);
output clk_out;
input clk_in;
reg [2:0] cnt;
reg clk_out;
   always@(posedge clk_in )
     begin
       cnt<=cnt+1;
       if(cnt==4)
       begin
         cnt<=0;
         clk_out<=-clk_out;
       end
     end
endmodule